تجاوز إلى المحتوى الرئيسي
تابعنا على تيليجرامانضم

الدارات المنطقية والشبكات

صيانة الحاسوب · الإلكترونيات الصناعية

آخر تحديث:

محتويات الموضوع (٥)

شرح الموضوع

صيانة الحاسوب

تمرين (1 - 3): يبين الشكل أدناه استخدام البوابة ⁦(NAND)⁩ في تنفيذ بوابة ⁦(OR)⁩ مثل كل من بوابة ⁦(AND)⁩ و ⁦(NOR) (XOR)⁩ بإستخدام البوابة ⁦(NAND)⁩.

A Y1 B Y2 Y3 A B Y
A Y1 B Y2 Y3 A B Y

تمرين (2 - 3): يبين الشكل أدناه مخطط دارة انذار منطقي بسيط مبني على أساس الراقة 4093 والتي تحتوي على أربعة بوابات ⁦(NAND)⁩ من النوع شمديت. أعد رسم مخطط الدائرة كما هو موضح في الشكل المرفق. ملاحظة: أطراف الراقة 4093 للاطلاع فقط.

4093 Vcc 14 13 12 11 10 9 8 D C A B 1 2 3 4 5 6 7 GND +9V ملامس وصل R1 100KΩ IC1/A 1 3 2 IC1/B 5 4 6 IC1/C 12 13 8 IC1/D 9 10 R3 100KΩ منبة بيزو C1 15nF R2 100KΩ ملامس قطع C2 15nF IC1 - 4093 الطرف 7-0 فولت الطرف 14-9 فولت 0V المكونات: - المقاومات: R1,R2,R3 100KΩ المكثفات: C1, C2 15 nF اشباه الموصلات: IC1 4093 متفرقات اخرى: بطارية 9 فولت قابس بطارية مفتاح انزلاق صغير تلامسات الوصل والقطع المستخدمة في تفعيل جهاز الانذار حسب حاجة المستخدم
⁦4093 Vcc 14 13 12 11 10 9 8 D C A B 1 2 3 4 5 6 7 GND +9V⁩ ملامس وصل ⁦R1 100KΩ IC1/A 1 3 2 IC1/B 5 4 6 IC1/C 12 13 8 IC1/D 9 10 R3 100KΩ⁩ منبة بيزو ⁦C1 15nF R2 100KΩ⁩ ملامس قطع ⁦C2 15nF IC1 - 4093⁩ الطرف 7-0 فولت الطرف 14-9 فولت ⁦0V⁩ المكونات: - المقاومات: ⁦R1⁩,⁦R2⁩,⁦R3 100KΩ⁩ المكثفات: ⁦C1, C2⁩ ⁦15 nF⁩ اشباه الموصلات: ⁦IC1 4093⁩ متفرقات اخرى: بطارية 9 فولت قابس بطارية مفتاح انزلاق صغير تلامسات الوصل والقطع المستخدمة في تفعيل جهاز الانذار حسب حاجة المستخدم

تمرين (3 - 3): يوضح الشكل التالي مخطط دارة عداد ذو أربع خانات على أساس نطاطات ⁦JK⁩ موضوعة في الراقة 7473 كما هو مبين في مخططها أدناه، أعد رسم المخطط أدناه بمقياس رسم مناسب، ملاحظة: أطراف الراقة 7473 للاطلاع فقط.

7473 14 13 12 11 10 9 8 Q CLR J K Q CLR J K 1 2 3 4 5 6 7 +5V R 1KΩ A B C D 14 J Q 12 7 J Q 9 14 J Q 12 7 J Q 9 1 CLK 5 CLK 1 CLK 5 CLK 3 K CLR 13 NC 10 K CLR 8 NC 3 K CLR 13 NC 10 K CLR 8 NC 2 IC1-7473 6 11 2 IC1-7473 6 11 نبضات الساعة 0 لتصفير العداد 0V
⁦7473 14 13 12 11 10 9 8 Q CLR J K Q CLR J K 1 2 3 4 5 6 7 +5V R 1KΩ A B C D 14 J Q 12 7 J Q 9 14 J Q 12 7 J Q 9 1 CLK 5 CLK 1 CLK 5 CLK 3 K CLR 13 NC 10 K CLR 8 NC 3 K CLR 13 NC 10 K CLR 8 NC 2 IC1-7473 6 11 2 IC1-7473 6 11⁩ نبضات الساعة 0 لتصفير العداد ⁦0V⁩

تمرين (3 - 4): يوضح الشكل التالي مخطط التوقيت لعداد ذو أربع خانات على أساس نطاطات ⁦JK⁩ أرسـم مخطط التوقيت أدناه بمقياس رسم مناسب.

R 1KΩ A B C D 14 J Q 12 5 J Q 9 14 J Q 12 5 J Q 9 1 CLK 7 CLK 1 CLK 7 CLK 3 K CLR 13 NC 10 K CLR 8 NC 3 K CLR 13 NC 10 K CLR 8 NC 2 IC1-7473 6 11 2 IC2-7473 6 11 نبضات الساعة 0 1 A 0 1 B 0 1 C 0 1 D 0
⁦R 1KΩ A B C D 14 J Q 12 5 J Q 9 14 J Q 12 5 J Q 9 1 CLK 7 CLK 1 CLK 7 CLK 3 K CLR 13 NC 10 K CLR 8 NC 3 K CLR 13 NC 10 K CLR 8 NC 2 IC1-7473 6 11 2 IC2-7473 6 11⁩ نبضات الساعة ⁦0 1 A 0 1 B 0 1 C 0 1 D 0⁩

تمرين (3 - 5): دارة فك الترميز ⁦(decoder)⁩ هي دارة لها عدد من المداخل عددها ⁦n⁩ وعدد من المخارج عددها ⁦2^n⁩. يتم تفعيل احد المخارج حسب قيم مجموعة المداخل والتي يمكن اعتبارها كرمز معين، يبين الشكل أدناه دارة فك ترميز ذات مدخلين وأربع مخارج مع جدول الصواب الخاص بها. ارسم الدارة وجدول الصواب أدناه بمقياس رسم مناسب.

X Y D0=X.Y D1=X.Y D2=X.Y D3=X.Y X Y D0 D1 D2 D3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1
X Y D0=X.Y D1=X.Y D2=X.Y D3=X.Y X Y D0 D1 D2 D3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1

تمرين (3 - 6): دارة المرمز ⁦(Encoder)⁩ هي دارة لها عدد من المداخل وعدد من المخارج. عند تفعيل احد المداخل أو أكثر يتم تفعيل مجموعة من المخارج والتي يمكن اعتبارها كرمز معين مرتبط بالمدخل المفعل. يبين الشكل أدناه دارة ترميز من عشري إلى مرمز عشريا ⁦(Decimal to BCD encoder)⁩. اعد رسم الدارة بمقياس رسم مناسب.

1 2 3 4 5 6 7 8 9 A0 A1 A2 A3
1 2 3 4 5 6 7 8 9 A0 A1 A2 A3

تمرين (3 - 7): دارة الاختيار متعددة المداخل أو دارة منتخب البيانات ⁦(Multiplexer)⁩ هي دارة لها عدة مداخل ومخرج واحد. يتم اختيار احد المداخل لربطه بالمخرج من خلال خطوط تحكم خاصة باختيار المدخل ⁦(Control Lines)⁩ يبين الشكل أدناه دارة منتخب البيانات لها أربع مداخل ومخرج واحد وخطوط اختيار عددها ٢. ارسم الدارة وجدول الصواب لها بمقياس رسم مناسب.

S0 S1 D0 D1 D2 D3 Y خطوط الاختيار S1 S0 المدخل المختار Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3
⁦S0 S1 D0 D1 D2 D3 Y⁩ خطوط الاختيار ⁦S1 S0⁩ المدخل المختار ⁦Y 0 0 D0 0 1 D1 1 0 D2 1 1 D3⁩

تمرين (3 - 8): دارة الاختيار متعددة المخارج أو دارة فك التعدد ⁦(De multiplexer)⁩ هي دارة لها مدخل واحد وعدة مخارج. يتم اختيار احد المخارج لربطه بالمدخل من خلال خطوط تحكم خاصة باختيار المخرج ⁦(Control Lines)⁩. يبين الشكل أدناه دارة فك تعدد لها أربع مخارج ومدخل واحد وخطوط اختيار عددها ٢. ارسم الدارة وجدول الصواب لها بمقياس رسم مناسب.

Data Input S0 Select Lines S1 D0 D1 D2 D3 Data Output Lines خطوط الاختيار S1 S0 المخرج المختار 0 0 D0 0 1 D1 1 0 D2 1 1 D3
⁦Data Input S0 Select Lines S1 D0 D1 D2 D3 Data Output Lines⁩ خطوط الاختيار ⁦S1 S0⁩ المخرج المختار ⁦0 0 D0 0 1 D1 1 0 D2 1 1 D3⁩

تمرين (3 - 9): يبين الشكل أدناه دارة مسجل إزاحة إدخال متوالي إخراج متوالي ⁦(SISO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات بشكل متوالي أي بت واحد عند كل نبضة ساعة وعلى نفس الخط. وتتم إزاحة محتويات المسجل خانة واحدة إلى اليمين مع كل نبضة ساعة حيث تخرج من المسجل بشكل متوالي أيضاً. ارسم الدارة وجدول الصواب لها بمقياس رسم مناسب.

Serial Data Input FF0 D Q0 CK FF1 D Q1 CK FF2 D Q2 CK FF3 D Q3 CK Serial Data Out Clock Input
Serial Data Input FF0 D Q0 CK FF1 D Q1 CK FF2 D Q2 CK FF3 D Q3 CK Serial Data Out Clock Input

تمرين (3 - 10): يبين الشكل أدناه دارة مسجل إزاحة إدخال متوالي إخراج متوازي ⁦(SIPO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات بشكل متوالي أي بت واحد عند كل نبضة ساعة وعلى نفس الخط. وتتم إزاحة محتويات المسجل خانة واحدة إلى اليمين مع كل نبضة ساعة حيث تخرج من المسجل بشكل متوازي. ارسم الدارة وجدول الصواب لها بمقياس رسم مناسب.

4-bit Parallel Data Output QA QB QC QD Serial Data in FFA D Q CLK CLR FFB D Q CLK CLR FFC D Q CLK CLR FFD D Q CLK CLR Clear Clock
4-bit Parallel Data Output QA QB QC QD Serial Data in FFA D Q CLK CLR FFB D Q CLK CLR FFC D Q CLK CLR FFD D Q CLK CLR Clear Clock

تمرين (3 - 11): يبين الشكل أدناه دارة مسجل إزاحة إدخال متوازي إخراج متوالي ⁦(PISO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات (٤ بت) بشكل متوازي أي في نفس الوقت. وتخرج البيانات (٤ بت) من المسجل بشكل متوالي. وتتم عملية التحكم بإدخال البيانات وإخراجها بواسطة كل من نبضات الساعة ⁦clock⁩ وإشارة التحكم ⁦SHIFT/LOAD⁩. أعد رسم الدارة بمقياس رسم مناسب. ملاحظة: الدارة غير مطلوب من الطالب حفظها.

SHIFT/LOAD control (1 for shift, 0 for load) Parallel data inputs D0 D1 D2 D3 B A B A B A FF0 D Q0 CK FF1 D Q1 CK FF2 D Q2 CK FF3 D Q3 CK Serial Out Clock Input
SHIFT/LOAD control (1 for shift, 0 for load) Parallel data inputs D0 D1 D2 D3 B A B A B A FF0 D Q0 CK FF1 D Q1 CK FF2 D Q2 CK FF3 D Q3 CK Serial Out Clock Input

تمرين (3 - 12): يبين الشكل أدناه دارة مسجل إزاحة إدخال متوازي إخراج متوازي ⁦(PIPO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات (٤ بت) بشكل متوازي أي في نفس الوقت. وتخرج البيانات (٤ بت) من المسجل بشكل متوازي أي في نفس الوقت بعد إعطاء نبضة ساعة واحدة. ارسم الدارة بمقياس رسم مناسب.

4-bit Parallel Data Output QD QC QB QA FFA D Q CLK FFB D Q CLK FFC D Q CLK FFD D Q CLK Clock PD PC PB PA 4-bit Parallel Data Input
4-bit Parallel Data Output QD QC QB QA FFA D Q CLK FFB D Q CLK FFC D Q CLK FFD D Q CLK Clock PD PC PB PA 4-bit Parallel Data Input

تمرين (3 - 13): يبين الشكل الرمز الجامع الكامل ⁦(FULL ADDER)⁩ وطريقة تنفيذه باستخدام البوابات المنطقية أرسم رمز كل من الجامع الكامل ونصف الجامع، وطريقة تنفيذهما باستخدام البوابات المنطقية.

A B Cin الجامع الكامل S Cout A B Cin S Cout
⁦A B Cin⁩ الجامع الكامل ⁦S Cout A B Cin S Cout⁩

تمرين (3 - 14): يبين الشكل مخطط تفصيليا لحاسوب بسيط يظهر فيه وحدة المعالجة المركزية والتي تتكون من وحدة الحساب والمنطق ووحدة التحكم بالاضافة الى الذاكرة الرئيسية ووحدة الادخال والاخراج.

AC: Accumulator GR: General Register MDR: Memory Data Register PC: Program Counter MAR: Memory Address Register IR: Instruction Register وحدة المعالجة المركزية وحدة الحساب والمنطق AC GR دوائر الحساب والمنطق MDR وحدة التحكم PC IR MAR ذاكرة رئيسية وحدة ادخال واخراج
⁦AC⁩: ⁦Accumulator GR⁩: ⁦General Register MDR⁩: ⁦Memory Data Register PC⁩: ⁦Program Counter MAR⁩: ⁦Memory Address Register IR⁩: ⁦Instruction Register⁩ وحدة المعالجة المركزية وحدة الحساب والمنطق ⁦AC GR⁩ دوائر الحساب والمنطق ⁦MDR⁩ وحدة التحكم ⁦PC IR MAR⁩ ذاكرة رئيسية وحدة ادخال واخراج

تمرين (3 - 15): بالاعتماد على المثال السابق اكتب اسماء الاجزاء على الرسم؟

وحدة المعالجة المركزية وحدة الحساب والمنطق وحدة التحكم
وحدة المعالجة المركزية وحدة الحساب والمنطق وحدة التحكم

تمرين (3 - 16): يعتبر الناقل من الاجزاء الرئيسية التي يتكون منها جهاز الحاسوب كما يظهر من الخطط الصندوقي المرفق كذلك يبين الاسم الاجزاء الرئيسية للناقل الخاص بأجهزة الادخال والاخراج.

وحدات ادخال واخراج الذاكرة الرئيسية وحدة المعالجة المركزية الناقل الناقل الرئيسي خطوط البيانات خطوط العنوان خطوط التحكم متحكم ادخال واخراج متحكم ادخال واخراج متحكم ادخال واخراج وصلات الى الاجهزة لوحة مفاتيح فأرة طابعة شاشة سماعة
وحدات ادخال واخراج الذاكرة الرئيسية وحدة المعالجة المركزية الناقل الناقل الرئيسي خطوط البيانات خطوط العنوان خطوط التحكم متحكم ادخال واخراج متحكم ادخال واخراج متحكم ادخال واخراج وصلات الى الاجهزة لوحة مفاتيح فأرة طابعة شاشة سماعة

تمرين (3 - 17): الرسم يظهر مخططا صندوقيا لاجزاء الحاسوب الرئيسية، اكتب اسماء الاجزاء على الرسم؟ اكتب اسماء اجزاء الناقل على الرسم؟

3 2 1 4 الناقل الرئيسي متحكم ادخال واخراج متحكم ادخال واخراج متحكم ادخال واخراج وصلات الى الاجهزة
3 2 1 4 الناقل الرئيسي متحكم ادخال واخراج متحكم ادخال واخراج متحكم ادخال واخراج وصلات الى الاجهزة

تمرين (3 - 18): يسمى القرص الصلب بالذاكرة الثانوية ويمتاز بسعة تخزينية كبيرة ويظهر الرسم سطح الاسطوانة وقرصا صلبا متعدد الاسطوانات.

Sectors قطاعات Tracks مسارات S6 S6 Sn Sn S5 S5 S1 S1 S4 S4 S3 S2 S3 S2 فراغ بين القطاعات فراغ بين المسارات سطح Head رأس القراء والكتابة اتجاه الحركة سطح 9 سطح 8 سطح 7 سطح 6 سطح 5 سطح 4 سطح 3 سطح 2 سطح 1 سطح 0 CYLINDER اسطوانة محور الدوران
⁦Sectors⁩ قطاعات ⁦Tracks⁩ مسارات ⁦S6 S6 Sn Sn S5 S5 S1 S1 S4 S4 S3 S2 S3 S2⁩ فراغ بين القطاعات فراغ بين المسارات سطح ⁦Head⁩ رأس القراء والكتابة اتجاه الحركة سطح 9 سطح 8 سطح 7 سطح 6 سطح 5 سطح 4 سطح 3 سطح 2 سطح 1 سطح ⁦0 CYLINDER⁩ اسطوانة محور الدوران

تمرين (3 - 19): اكتب اجزاء الاسطوانة على الرسم؟

S6 S6 Sn Sn S5 S5 S1 S1 S4 S4 S3 S2 S3 S2
S6 S6 Sn Sn S5 S5 S1 S1 S4 S4 S3 S2 S3 S2

تمرين (3 - 20): يظهر الرسم ترتيب الاسلاك والوانها داخل وصلة ⁦RJ45 A⁩,⁦B⁩ وهناك طريقتين للترتيب موجودة على نفس الوصلة ويجب استخدام طريقة واحدة لربط الاسلاك داخل الشبكة.

12345678 T568A 12345678 T568B
12345678 T568A 12345678 T568B

تمرين (3 - 21): تدرب على رسم الاسلاك وحفظ الالوان داخل وصلة ⁦RJ45⁩

PAIR 1 PAIR 2 PAIR 3 PAIR 4 A PAIR 1 PAIR 2 PAIR 3 PAIR 4 B
PAIR 1 PAIR 2 PAIR 3 PAIR 4 A PAIR 1 PAIR 2 PAIR 3 PAIR 4 B

تمرين (3 - 22): ⁦CABINET⁩,⁦SWITCH⁩,⁦PATCH CORD⁩,⁦HORISONTAL CABLE RJ45 SOCKET, PA⁩ ⁦TTCH CABLE LAYOUT IN STAR TOPOLOGY NETWORK⁩

MAX LENGTH 6M PATCH CABLE RG45 SOCKET MAX LENGTH 90M HORISONTAL CABLES CAT5e / CAT6 1 2 3 24 24- PORT PATCH PANEL 0.5-1 M PATCH CORD 1 2 3 24 10/100 Mbps SWITCH CABINET 6U/10U/12U/15U/20U MAX 44U 19" RACK CABINET EACH U= 5cm
MAX LENGTH 6M PATCH CABLE RG45 SOCKET MAX LENGTH 90M HORISONTAL CABLES CAT5e / CAT6 1 2 3 24 24- PORT PATCH PANEL 0.5-1 M PATCH CORD 1 2 3 24 10/100 Mbps SWITCH CABINET 6U/10U/12U/15U/20U MAX 44U 19" RACK CABINET EACH U= 5cm

تمرين (3 - 23)

ارسم مخطط شبكة حاسوب تحتوي على 18 جهاز حاسوب موضحا كافة الاسماء الاجزاء ومواصفاتها؟

123171824

تمرين (3 - 24)

يظهر الرسم مخطط شبكة حاسوب (ستار) في مبنى متعدد الطوابق ويظهر في الرسم ⁦BACKBONE CABLES⁩

PREFERABALE TO HAVE SPARE CABLE
PREFERABALE TO HAVE SPARE CABLE
  • BACKBONE CABLES
  • MAX CONNECTED COMPUTER POINTS 22
    • 24- PORT MAIN PATCH PANEL
    • 24- PORT FLOOR PATCH PANEL
  • MAIN SWITCH
  • 10/100 Mbps SWITCH
  • FLOOR CABINET

تمرين (3 - 25)

ارسم شبكة حاسوب في مبنى مكون من ثلاثة طوابق بحيث يحتوي الطابق الاول على 20 جهاز والثاني على 33 جهاز والثالث على 15 جهاز موضحا كافة الاسماء الاجزاء ومواصفاتها؟

الطابق الثالث

MAIN PATCH PANEL

تعريفات أساسية

دارة فك الترميز ⁦(decoder)⁩

دارة فك الترميز ⁦(decoder)⁩ هي دارة لها عدد من المداخل عددها ⁦n⁩ وعدد من المخارج عددها ⁦2^n⁩.

دارة المرمز ⁦(Encoder)⁩

دارة المرمز ⁦(Encoder)⁩ هي دارة لها عدد من المداخل وعدد من المخارج.

دارة منتخب البيانات ⁦(Multiplexer)⁩

دارة الاختيار متعددة المداخل أو دارة منتخب البيانات ⁦(Multiplexer)⁩ هي دارة لها عدة مداخل ومخرج واحد.

دارة فك التعدد ⁦(De multiplexer)⁩

دارة الاختيار متعددة المخارج أو دارة فك التعدد ⁦(De multiplexer)⁩ هي دارة لها مدخل واحد وعدة مخارج.

مسجل إزاحة إدخال متوالي إخراج متوالي ⁦(SISO)⁩

مسجل إزاحة إدخال متوالي إخراج متوالي ⁦(SISO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات بشكل متوالي أي بت واحد عند كل نبضة ساعة وعلى نفس الخط. وتتم إزاحة محتويات المسجل خانة واحدة إلى اليمين مع كل نبضة ساعة حيث تخرج من المسجل بشكل متوالي أيضاً.

مسجل إزاحة إدخال متوالي إخراج متوازي ⁦(SIPO)⁩

مسجل إزاحة إدخال متوالي إخراج متوازي ⁦(SIPO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات بشكل متوالي أي بت واحد عند كل نبضة ساعة وعلى نفس الخط. وتتم إزاحة محتويات المسجل خانة واحدة إلى اليمين مع كل نبضة ساعة حيث تخرج من المسجل بشكل متوازي.

مسجل إزاحة إدخال متوازي إخراج متوالي ⁦(PISO)⁩

مسجل إزاحة إدخال متوازي إخراج متوالي ⁦(PISO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات (٤ بت) بشكل متوازي أي في نفس الوقت. وتخرج البيانات (٤ بت) من المسجل بشكل متوالي.

مسجل إزاحة إدخال متوازي إخراج متوازي ⁦(PIPO)⁩

مسجل إزاحة إدخال متوازي إخراج متوازي ⁦(PIPO)⁩ ذو أربع خانات. في هذا المسجل يتم إدخال البيانات (٤ بت) بشكل متوازي أي في نفس الوقت. وتخرج البيانات (٤ بت) من المسجل بشكل متوازي أي في نفس الوقت بعد إعطاء نبضة ساعة واحدة.

القرص الصلب

يسمى القرص الصلب بالذاكرة الثانوية ويمتاز بسعة تخزينية كبيرة

معاينة موضوع «الدارات المنطقية والشبكات» من وحدة «صيانة الحاسوب» في مادة الإلكترونيات الصناعية. أقسام الشرح: ٥، التعريفات: ٩.

المصدر: وزارة التربية والتعليم العالي الفلسطينية، الدارات المنطقية والشبكات (ص ٥٤–٧٨)

تابع الدراسة